可造性设计与低功耗设计将主导IC的后端设计

　　现在人人都很注重良品率问题，特别是随着65nm工艺的飞速发展，良品率问题尤其突出。也正因为如此，今年实现流程中最大的进步莫过于最大化良品率和可制造性的工具和方法。总的来说，虽然IC设计人员的数量在不断流失，但IC实现市场仍在蓬勃发展（如图所示）。第二轮发展机会将集中在低功耗设计方面。
　　可制造性设计（DFM）不再仅仅是停留在人们嘴边的流行语了，2006年将出现首个实用化的DFM技术。明年业界还会推出多个新的工具，以进一步提高设计的生产良品率。这种技术只有与被支持的制造数据一起应用时才能发挥它的优势，也才能得到具有可测性的结果。
　　此外，可制造性设计还有另外一半含义，即对设计敏感的制造。制造商将开始使用能够接受有关设计信息的技术，并利用这些信息改进设计的参数良品率。例如，确定设计的关键信号路径对制造商来说将变得非常重要。制造商处理设计的关键特性与非关键设计特性是有区别的。设计师与代工厂之间共享数据的数量和质量将对结果有显著的影响。
　　对可制造性设计流程的推进工作甚至必须开始于实现之前。在综合阶段设计师就必须在最短的可能时间内满足时序、面积、功率和测试目标要求。为了满足这种需要，业界开发了许多新的先进的综合功能，预计2006年还会有更多新功能推出。举例来说，新的拓扑图技术就可以帮助设计师准确地预测后版图时序与面积，而无需采用基于线载模型的时序近似技术。
　　适用于定制/模拟设计和SoC/数字设计环境的实际DFM技术即将出现。由于DFM、信号完整性、电压下降、热量问题、时序和低功率优化等所有因素交织在一起，因此需要一种全面的解决方案。最终整合过的后端平台将集成能让设计师预测采用分辨率增强技术（RET）的芯片版图上效应的技术，以及自动化良品率分析和设计增强技术。
　　RET有助于抚平设计到制造的隔阂。其它技术也有类似的效果，比如统计良品率分析技术。对光刻敏感的技术将上移至设计创建流程中，相关工具不仅能让设计出来的单元清除DRC问题，还可以使光刻更完美。这样可以确保工艺窗口上单元的适印性。另外，对友好的设计工具能够确保单元的性能。
　　功耗已成设计焦点
　　EDA公司和芯片设计师必须联合起来改善芯片功耗。特别是要能够关闭芯片中一些模块的电源或改变其电压。随着2006年的到来，RTL-to-GDSII实现流程将变得越来越复杂，因为芯片上将会有越来越多的电源线和电压岛。
　　亚阈值漏电功耗正随着每种新工艺的发展呈指数形式增长，90nm的漏电功耗与130nm相比要差上5倍。门漏电功耗变差的速度更快。允许在设计的各个独立领域开发各种漏电控制技术将逐渐得到普及。电源选通－将电源从逻辑上断开以减小漏电－无疑是控制漏电的绝招。下一代工具将能够自动化电源选通，用等效的电源选通单元代替所有非电源选通单元，并插入开关以管理电源。
　　由于便携式设计面临以功耗为主的艰巨挑战，设计师需要转用高度集成的设计平台。一些设计平台正在标准化全芯片流程，这种流程支持在设计规划时执行电源网络综合和电源网络分析，并完成电源网络分析和验证。
　　在布线方面，X架构将继续向前发展，因为可制造性设计不允许有任何浪费。我们需要寻找更高端的架构开发设计来提高制造速度、降低制造成本。